REGISTRO ABIERTO

Detalles de la jornada

BSC Training Course: RISC-V principles for understanding how to freely develop new solutions

• Fecha: 10-12 de noviembre de 2025.
• Modalidad: Presencial. Sala E-101, Edificio C6, Campus Nord, UPC – Barcelona (España)
• Horario:10 de noviembre a las 09:00 h. – 12 de noviembre a las 17:30 h.
• Grupo objetivo: Nivel intermedio. Dirigido a estudiantes de máster (MIRI, etc.), doctorado y personas con formación en microelectrónica, arquitectura de computadores, ingeniería informática o similar. Se requiere al menos un primer ciclo universitario o experiencia equivalente.
• Coste: No hay cuota de inscripción.

Objetivos

RISC-V es un estándar abierto de conjunto de instrucciones que está experimentando un crecimiento extraordinario en todo el mundo, con aplicaciones que van desde HPC y ML hasta centros de datos y computación embebida. Sus actividades de estandarización están impulsadas por la comunidad, compuesta por expertos de la industria, la academia y a nivel individual.

El curso brinda la oportunidad de familiarizarse con aspectos técnicos del estándar a través de una combinación de clases magistrales y sesiones prácticas. Se abordarán principios, compromisos y detalles de implementación relacionados con RISC-V, siempre con un enfoque útil tanto para estudiantes de grado como de posgrado, ya sea que continúen hacia un doctorado o se integren en equipos de desarrollo de hardware o software.

Los participantes conocerán las capas de software y hardware de RISC-V mediante una metodología de aprendizaje práctico, entendiendo el ecosistema, el know-how del BSC y explorando el potencial de la ISA para desarrollar nuevas tecnologías.

Requisitos

• Familiaridad con la instalación de máquinas virtuales.
• Conocimientos básicos de C/C++ y de ensamblador.
• Experiencia con QEMU recomendable (no obligatoria).
• Es necesario llevar un ordenador portátil para las prácticas.

Resultados del aprendizaje

• Al finalizar, los participantes:
• Se familiarizarán con los conceptos básicos de la ISA RISC-V y sus extensiones.
• Conocerán el ecosistema de RISC-V, especialmente la pila de código abierto, a través de sus capas de software y hardware.
• Afrontarán retos prácticos de HPC de manera autónoma, centrados en paralelismo de datos y computación vectorial.

En particular, el curso cubrirá:

• Fundamentos de RISC-V y ecosistema.
• Actividades de RISC-V en el BSC.
• Particularidades del arranque en RISC-V.
• Inicio de un sistema operativo (reset vector, bootrom, firmware OpenSBI, modos Machine/Supervisor/User, E/S básica).
• Virtualización con PyTorch y Singularity.
• Diseño e implementación de instrucciones personalizadas en RISC-V.
• Diferencias entre emulación (QEMU) y simulación (Gem5).
• Extensión vectorial RVV (RISC-V Vector Extension).
• Explotación del paralelismo a nivel de datos mediante computación vectorial (RVV).
• Uso de QEMU para emular una plataforma RISC-V.

Personal académico

Equipo docente del Barcelona Supercomputing Center (BSC).